威盛筆試經(jīng)驗

應(yīng)屆畢業(yè)生筆試頻道 為大家送上一份筆試經(jīng)驗

先說說題目吧
第一題：給你一堆邏輯門再給你一個邏輯表達式，讓你用這些門實現(xiàn)這個表達式
第二題：關(guān)于時鐘域的，要求把一個時鐘域中的信號傳遞到另外一個時鐘域中
第三題：畫出三分頻1：1的電路圖
第四題：用pmos和nmos搭出一個表達式，表達式中只有與和或
第五題：兩個verilog代碼，問哪個編譯的時候會產(chǎn)生latch，如何修改才能去掉
第六題：給你個邏輯電路圖，問會有什么問題，該如何修改
第七題：給一個電路圖，問如何修改才能使功耗最低，但功能不變
第八題：給一個電路圖，兩個flip－flop，兩個邏輯門竄聯(lián)，輸出信號反饋回來
已知門的延時和flip-flop所加時鐘的skew
問正常工作的時鐘需要滿足什么條件
第九題：忘記了，誰補充一下吧
第十題：畫出計算機體系結(jié)構(gòu)簡圖
第十一題：問的使關(guān)于虛擬內(nèi)存和物理內(nèi)存
再說說感受：
1、我碩士做一些數(shù)字電路的設(shè)計和仿真，用vhdl多一些，這個職位和我碩士的工作不是
很
對口，但是上海沒有邏輯的職位，因此就申了這個
2、via嚴重鄙視vhdl，寫代碼的讀代碼的全部是verilog
3、該職位要求有比較扎實的數(shù)字電路知識
4、要求對個人計算機的結(jié)構(gòu)和原理有一定的認識
5、題目比較有針對性，應(yīng)該是針對他們工作的需要，因此只要有一部分會做就可以了，
好累啊～
 

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