各大公司的硬件筆試題

各大公司的硬件筆試題

漢王筆試
下面是一些基本的數(shù)字電路知識(shí)問(wèn)題，請(qǐng)簡(jiǎn)要回答之，

各大公司的硬件筆試題

。
a) 什么是Setup 和Holdup時(shí)間？
b) 什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？
c) 請(qǐng)畫出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？
d) 什么是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？
e) 什么是同步邏輯和異步邏輯？
f) 請(qǐng)畫出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。
g) 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？

2、可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要，請(qǐng)問(wèn)：
a) 你所知道的可編程邏輯器件有哪些？
b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。
3、設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請(qǐng)簡(jiǎn)述用EDA軟件（如PROTEL）進(jìn)行設(shè)計(jì)（包

括原理圖和PCB圖）到調(diào)試出樣機(jī)的整個(gè)過(guò)程。在各環(huán)節(jié)應(yīng)注意哪些問(wèn)題？

飛利浦－大唐筆試歸來(lái)

1，用邏輯們和cmos電路實(shí)現(xiàn)ab+cd
2. 用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或
3. 給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。
 Setup/hold time 是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間，

資料共享平臺(tái)

《各大公司的硬件筆試題》(http://www.oriental01.com)。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間-Setup time.如不滿足setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。時(shí)hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。

4. 如何解決亞穩(wěn)態(tài)
5. 用verilog/vhdl寫一個(gè)fifo控制器
6. 用verilog/vddl檢測(cè)stream中的特定字符串

信威dsp軟件面試題～

)DSP和通用處理器在結(jié)構(gòu)上有什么不同，請(qǐng)簡(jiǎn)要畫出你熟悉
的一種DSP結(jié)構(gòu)圖

2)說(shuō)說(shuō)定點(diǎn)DSP和浮點(diǎn)DSP的定義（或者說(shuō)出他們的區(qū)別）

3）說(shuō)說(shuō)你對(duì)循環(huán)尋址和位反序?qū)ぶ返睦斫?/p>

4）請(qǐng)寫出【－8，7】的二進(jìn)制補(bǔ)碼，和二進(jìn)制偏置碼。
用Q15表示出0.5和－0.5

揚(yáng)智電子筆試

第一題：用mos管搭出一個(gè)二輸入與非門。
第二題：集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具。
第三題：名詞IRQ,BIOS,USB,VHDL,SDR
第四題：unix 命令cp -r, rm,uname
第五題：用波形表示D觸發(fā)器的功能
第六題：寫異步D觸發(fā)器的verilog module
第七題：What is PC Chipset?
第八題：用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器
第九題：畫狀態(tài)機(jī)，接受1，2，5分錢的賣報(bào)機(jī)，每份報(bào)紙5分錢。

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