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電氣行業(yè)常見面試題
電氣行業(yè)常見面試題是我的一位朋友面試時(shí)留下來的，現(xiàn)在我就在此跟大家分享一下，希望對(duì)喜歡電池行業(yè)的朋友們以后的面試有幫助，
電氣行業(yè)常見面試題
。
a) 什么是Setup 和Holdup時(shí)間？
建立時(shí)間（setup time）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器；保持時(shí)間（hold time）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間， 如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。
b) 什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？
信號(hào)在FPGA器件內(nèi)部通過連線和邏輯單元時(shí)，都有一定的延時(shí)。延時(shí)的大小與連線的長(zhǎng)短和邏輯單元的數(shù)目有關(guān)，同時(shí)還受器件的制造工藝、工作電壓、溫度等條件的影響。信號(hào)的高低電平轉(zhuǎn)換也需要一定的過渡時(shí)間。由于存在這兩方面因素，多路信號(hào)的電平值發(fā)生變化時(shí)，在信號(hào)變化的瞬間，組合邏輯的輸出有先后順序，并不是同時(shí)變化,往往會(huì)出現(xiàn)一些不正確的尖峰信號(hào)，這些尖峰信號(hào)稱為"毛刺"。如果一個(gè)組合邏輯電路中有"毛刺"出現(xiàn)，就說明該電路存在"冒險(xiǎn)"。用D觸發(fā)器，格雷碼計(jì)數(shù)器，同步電路等優(yōu)秀的設(shè)計(jì)方案可以消除。
c) 請(qǐng)畫出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？
就是把D觸發(fā)器的輸出端加非門接到D端。
d) 什么是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？
將幾個(gè)OC門結(jié)構(gòu)與非門輸出并聯(lián)，當(dāng)每個(gè)OC門輸出為高電平時(shí)，總輸出才為高，這種連接方式稱為線與。
e) 什么是同步邏輯和異步邏輯？
整個(gè)設(shè)計(jì)中只有一個(gè)全局時(shí)鐘成為同步邏輯。
多時(shí)鐘系統(tǒng)邏輯設(shè)計(jì)成為異步邏輯。
f) 請(qǐng)畫出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。
是不是結(jié)構(gòu)圖？
g) 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？
TTL,cmos，不能直連
LVDS:LVDS（Low Voltage Differential Signal）即低電壓差分信號(hào)，LVDS接口又稱RS644總線接口，是20世紀(jì)90年代才出現(xiàn)的一種數(shù)據(jù)傳輸和接口技術(shù)，
資料共享平臺(tái)
《電氣行業(yè)常見面試題》(http://www.oriental01.com)。ECL：（EmitterCoupled Logic)即射極耦合邏輯，是帶有射隨輸出結(jié)構(gòu)的典型輸入輸出接口電路。
CML: CML電平是所有高速數(shù)據(jù)接口中最簡(jiǎn)單的一種。其輸入和輸出是匹配好的，減少了外圍器件，適合于更高頻段工作。
a.C語言中，static的作用
隱藏。保持變量?jī)?nèi)容的持久。默認(rèn)初始化為0。
b.列隊(duì)和棧的區(qū)別
棧（Stack）是限定只能在表的一端進(jìn)行插入和刪除操作的線性表。
隊(duì)列（Queue）是限定只能在表的一端進(jìn)行插入和在另一端進(jìn)行刪除操作的線性表。
從"數(shù)據(jù)結(jié)構(gòu)"的角度看，它們都是線性結(jié)構(gòu)，即數(shù)據(jù)元素之間的關(guān)系相同。但它們是完全不同的數(shù)據(jù)類型。除了它們各自的基本操作集不同外，主要區(qū)別是對(duì)插入和刪除操作的"限定"。
c.單片機(jī)最小系統(tǒng) 實(shí)現(xiàn)單片機(jī)驅(qū)動(dòng) 必需要有晶振電路 復(fù)位電路 和電源 這時(shí)最小系統(tǒng)基本組成 當(dāng)然還可以添加矩陣鍵盤 數(shù)碼管之類的。
d.鎖相環(huán)。
鎖相環(huán)路是一種反饋控制電路，簡(jiǎn)稱鎖相環(huán)（PLL）。鎖相環(huán)的特點(diǎn)是：利用外部輸入的參考信號(hào)控制環(huán)路內(nèi)部振蕩信號(hào)的頻率和相位。
因鎖相環(huán)可以實(shí)現(xiàn)輸出信號(hào)頻率對(duì)輸入信號(hào)頻率的自動(dòng)跟蹤，所以鎖相環(huán)通常用于閉環(huán)跟蹤電路。鎖相環(huán)在工作的過程中，當(dāng)輸出信號(hào)的頻率與輸入信號(hào)的頻率相等時(shí)，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電壓的相位被鎖住，這就是鎖相環(huán)名稱的由來。
鎖相環(huán)通常由鑒相器（PD）、環(huán)路濾波器（LF）和壓控振蕩器（VCO）三部分組成，鎖相環(huán)組成的原理框圖如圖8-4-1所示。
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