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動態(tài)時鐘配置下的SoC低功耗管理
摘要：隨著芯片集成度的提高，對一些功能復雜的系統(tǒng)芯片功耗的管理，已經引起大家越來越多的重視，如何控制好SoC的功耗將成為芯片能否成功的重要因素。本文提出一種通過動態(tài)管理時鐘的策略，達到降低整個SoC芯片功耗的目的；同時，分析動態(tài)管理時鐘方案中可能會出現(xiàn)的一些問題，并給出解決方案。關鍵詞：系統(tǒng)芯片 毛刺 AMBA 總線 時滯
引 言
??隨著集成電路技術的飛速發(fā)展和對消費類電子產品——特別是便攜式（移動）面向客戶的電子產品的需求，推動了SoC（System on Chip）的飛速發(fā)展，也給人們提出了許多新的課題[1]。對于電池驅動的SoC芯片，已不能再只考慮它優(yōu)化空間的兩個方面——速度（performance）和面積（cost），而必須要注意它已經表現(xiàn)出來的且變得越來越重要的第三個方面——功耗[1]，這樣才能延長電池的壽命和電子產品的運行時間。
圖1
SoC中CMOS電路功耗有：一是靜態(tài)功耗，主要是由靜電流、漏電流等因素造成的；二是動態(tài)功耗，主要是由電路中信號變換時造成的瞬態(tài)開路電流（crowbar current）和負載電流（load current）等因素造成的[2]，它是SoC芯片中功耗的主要來源[3]。因此，解決好SoC中的動態(tài)功耗是降低整個SoC芯片功耗的關鍵。本文后面所提到的功耗就是指SoC芯片中的動態(tài)功耗。
如何降低SoC中的功耗，從不同的層面分析會得出不同的解決方案。從芯片的系統(tǒng)級（architecture）角度考慮，有低功耗總線設計、低功耗存儲系統(tǒng)設計、低功耗時鐘網(wǎng)絡設計、開發(fā)系統(tǒng)的休息模式、時鐘門控等技術；從芯片的行為級（RTL）角度考慮，有信號門控、預前計算、操作數(shù)分離、狀態(tài)機優(yōu)化、并行和流水結構等技術；從芯片的門級（gate）角度考慮，有緩沖插入、提取因子、單元縮放、管腳交換、相位配置等技術[4]。從越高的抽象層次去考慮功耗問題，芯片功耗優(yōu)化的幅度就越顯著。
本文所提出的基于動態(tài)配置時鐘的SoC低功耗管理是從芯片的系統(tǒng)級角度考慮的。在最后的實驗中，它非常明顯地降低了整個芯片的功耗。
1 動態(tài)配置時鐘的SoC低功耗管理原理
基于微處理器應用的SoC設計，其復雜程度變化很大：在一些應用中可能需要用到所有的硬件資源，但是在其它的一些應用中可能只需要用到其中一部分硬件資源；在一些應用中可能需要很高的工作頻率，而在其它的一些應用中卻可以大大降低工作頻率。動態(tài)管理SoC系統(tǒng)時鐘的思想就是：不僅動態(tài)地管理SoC內部模塊的時鐘源供給，還可以動態(tài)地配置SoC系統(tǒng)的時鐘頻率。
動態(tài)地管理SoC內部模塊的時鐘源供給就是，根據(jù)不同的應用，管理SoC內部的硬件資源。簡而言之，就是進行內部模塊的開和關的操作。關閉單個模塊，可以通過對每個模塊設置一個使能位，然后對這個使能位編程做到關閉或打開那個模塊。但這樣做不是最佳的，原因有二：其一，每個模塊的接口部分必須是始終打開的，否則，CPU核無法隨時對它的內部寄存器進行編程；其二，通過模塊使能位只是關閉了
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