威盛面試題

　　如下分享的內(nèi)容是七位應(yīng)試者參見威盛2014年面試時，被問到的面試題，下面我們一起來分享下：

　　應(yīng)試者1：

　　既然考過了，給后人做點貢獻吧。

　　考題一共七套，應(yīng)聘不同的職位采用不同考題。其實這歐都不知道，早上記起有威盛的筆試，隱約記得好像是9點。到了一看，發(fā)現(xiàn)不到30人，當時心里還說，怪不得選這么小的教室，有道理，呵呵!后來才知道筆試時間是而且后面來了很多人，四個人的桌子坐了5，6個人還有很多兄弟站著答題，即使這樣，還有很多人沒地方，結(jié)果沒讓他們考試。這也罷了，考到一半居然有人進來轟人，真是faint�？紙霾胖�道，于是隨便選了一個logic。一共十道題，

　　1.寫你最近遇到的一個問題及解決方法，可以是工作上和生活上的任何事情英文做答。easy，當作英文小短文寫了。

　　2.有點忘了，好像是說除了ICs以外，還有一些什么東西的主要作用(忘了)

　　3.設(shè)計一個全加器

　　4.用CMOS技術(shù)畫出用verilog表示的z=s?A:B的結(jié)構(gòu)圖。

　　5.也是跟verilog有關(guān)的，好像是給出時序，輸入，設(shè)計什么東西之類的，也記不太清!

　　6.給一個黑匣子，有輸入X，時序CK，輸出Y，給定settime Y和xxxtime Z，問Y或者Z或者 Y Z能否為negative time，why?應(yīng)該是這樣的

　　7.給你一堆名詞，舉例他們的作用。有PCI、ECC(?)、DDR、interrupt、pipeline

　　8.好像是設(shè)計一個自動售貨機系統(tǒng)，賣soda水的，只能投進三種硬幣，要正確的找回錢數(shù)，EDA中國門戶網(wǎng)站給出詳細的設(shè)計步驟和方法，畫出框圖，什么輸入輸出什么的自己定

　　9.10被轟出了教室，沒看

　　個人感覺：考試及其混亂，可以看書，也經(jīng)常有人相互交流。這么多人居然著這么小一個教室，還考到一半被人轟了出來，真是讓我對威盛的印象大打折扣。

　　應(yīng)試者2

　　1 一個四級的Mux，其中第二級信號為關(guān)鍵信號如何改善timing

　　2 一個狀態(tài)機的題目用verilog實現(xiàn)不過這個狀態(tài)機話的實在比較差很容易誤解的

　　3 卡諾圖寫出邏輯表達使...

　　4 用邏輯們畫出D觸發(fā)器

　　5 給出某個一般時序電路的圖，有Tsetup，Tdelay，Tck->q，還有clock的delay，寫出決定最大時鐘的因素同時給出表達式

　　6 c語言實現(xiàn)統(tǒng)計某個cell在某.v文件調(diào)用的次數(shù)(這個題目真bt)

　　7 cache的主要部分什么的

　　8 Asic的design flow....

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